概要：集積回路の技術開発と製造において、電気的特性評価は依然として重要な要素である。コンタクト・チェーンは、多くの世代のシリコン・プロセスで使用されている診断用テスト構造の一部としてよく知られている。このようなテスト構造の実装は、FinFETのような3次元デバイスを持つ新しい技術では困難になります。このようなデバイスの活性領域へのコンタクトは、本質的にエピタキシャル成長したソースとドレインのアーキテクチャに依存しており、適切な特性評価を行うためには、コンタクトの環境を設定するトランジスタゲートの存在が必要である。本論文では、FinFET技術におけるコンタクト・プロセスの特性評価用に開発された新しいタイプのテスト構造、いわゆるゲート・コンタクト・チェーンについて述べる。単純なコンタクト・チェーンの代わりに、各構造は、チェーン抵抗の測定を可能にするためにトランジスタのチェーンをオンにするために使用される共通のゲート電極を持つ一連のアクティブ・デバイスを含んでいる。オープン・コンタクトに起因するチェーン不良か、その他のメカニズム（例えば、しきい値電圧が非常に高い不良トランジスタ）に起因するチェーン不良かを識別するために、様々な試験条件下で一連の測定が行われ、分析された。コンタクト・チェーン・サイズの制限を克服し、より多くのコンタクト・サンプルからのデータ収集を可能にするために、ゲート・チェーンをアドレス可能なアレイに実装し、その密度と故障率の観測可能性を高めることを提案した。最後に、FinFETプロセスでこれらのチェーンによって検出された電気的故障モードの例を示す。
キーワード電気特性、CV、特性評価車、歩留まり、pdFasTest、FinFET、CMOS技術