概要：非連続的なパターニング、プロセス、デバイスの革新にもかかわらず、同時並行的なプロセスと設計の共同開発を維持する必要性が、市場投入までの時間を左右することを再確認する。物理的・電気的歩留まりにおけるレイアウトの感度の高まりに起因する設計ルールの複雑化と、その結果生じる収益性の高い技術スケーリングに対するリスクについて概説する。
従来のDfM（Design for Manufacturability）ソリューションの欠点が明らかにされ、SRAMや他のメモリ・アレイに使用され大成功を収めた統合設計-技術協調最適化と対比される。高度に単純化されたレイアウト環境に基づくメモリスタイルの設計技術協調最適化をロジックチップに拡張することの実現可能性を実証しています。65nmのIBM PowerPC 405マイクロプロセッサ・コアを用いて、レイアウト密度の利点、モデル化されたパターニングと電気的歩留まりの向上、レイアウトの大幅な簡素化を、従来型とテンプレート・ベースの設計比較で定量化した。この高度に規則化されたテンプレート・ベースの設計ソリューションが、さまざまな歩留り上の懸念や設計スタイルに適応できることは、インターコネクトの冗長性に焦点を当てた32nmへの拡張においても示されています。
キーワードDFM、DTCO、歩留まり、通常設計、設計技術最適化