要旨：CMOSトランジスタがナノメートルサイズに微細化されるにつれて、トランジスタ特性のばらつきが増大している。このようなトランジスタのばらつきの増大は、微細化技術をコスト効率よく利用する上で深刻な課題となります。この課題に対処するには、ばらつきの特性評価、最小化、緩和のための包括的かつ効率的なアプローチが必要です。本稿では、トランジスタ特性におけるさまざまなタイプのばらつきを評価するための効率的なインフラについて述べる。このインフラを 90nm、65nm、45nm ノードの多くのテクノロジに適用して得られた結果の一例を示す。次に、観測されたばらつきが、システム・オン・チップ設計で使用されるSRAM、アナログ、デジタル回路ブロックに与える影響について説明する。また、トランジスタのばらつきを最小限に抑え、製品の性能や歩留まりへの影響を軽減するためのさまざまなアプローチについても説明する。
キーワードデバイスのばらつき、電気特性、CV、特性評価車、歩留まり、DFM、CMOS技術、製造性設計